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モーションプランニングarXiv:2609.24497

ScaleMPA: グリッドネイティブ表現によるスケーラブルなRRT*加速の再考

ScaleMPA: Rethinking Scalable RRT* Acceleration With a Grid-Native Representation

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RRT*をグリッドベース表現に置き換え、マルチ解像度グリッド探索とハッシュグリッドメモリを組み合わせたハードウェアアクセラレータを提案し、ミリ秒レベルの計画を実現した。

詳しい要約

1. どんなもの?

- 大規模・高次元環境でのリアルタイムmotion planningを目的としたRRT*の加速器 - 名前はScaleMPA - tree-centricな状態管理ではなくgrid-native表現を採用 - 28 nm CMOSで実装 - millisecondレベルのplanning latencyを実現

2. 先行研究と比べてどこがすごい?

- 従来のRRT*加速はtree-centricな状態組織で、per-query costは減るがend-to-end complexityはsuperlinearのまま - 構造依存性により並列性が制限される - ScaleMPAはgrid-native表現で階層的traversalを直接grid-based accessに置換 - planner critical pathを短縮しfine-grained parallelismを引き出す - 最先端のmotion-planning acceleratorsに対して4.7×--44.4×のspeedup

3. 技術・手法の肝は?

- RRT*をgrid-native representationで再定式化 - 階層的traversalを排除し直接grid-based accessを実現 - 疎な高次元planning下で実用的にするためmulti-resolution grid search engineを提案 - hash-grid memory systemを提案 - 28 nm CMOSで実装

4. どうやって有効だと検証した?

- 28 nm CMOS実装によりmillisecond-level planning latencyを達成 - state-of-the-art motion-planning acceleratorsと比較して4.7×--44.4×のspeedupを確認 - 具体的なベンチマークやデータセットは要旨からは不明

5. 議論はある?

- 要旨からは不明 - 制限や失敗ケース、適用範囲の議論は要旨に記載なし

6. 次に読むべき論文は?

- 要旨で参照/比較されているstate-of-the-art motion-planning accelerators - RRT*の加速に関する先行研究 - 具体的な論文名は要旨からは不明

※ AIが要旨から生成した要約です。正確性は原文をご確認ください。

著者: Zilong Wang, Yuzhou Chen, Xinyue He, Chen Zhang, Guanghui He

分類: cs.RO, cs.AR

原文アブストラクト

Real-time motion planning remains challenging in large and high-dimensional environments. Prior acceleration of RRT* follows tree-centric state organization, which reduces per-query cost but preserves superlinear end-to-end complexity and limits parallelism through structural dependencies. This paper presents ScaleMPA, a motion-planning accelerator that rethinks RRT* with a grid-native representation. By replacing hierarchical traversal with direct grid-based access, ScaleMPA reduces the planner critical path and exposes fine-grained parallelism. To make this reformulation practical under sparse high-dimensional planning, ScaleMPA further proposes a multi-resolution grid search engine and a hash-grid memory system. Implemented in 28 nm CMOS, ScaleMPA achieves millisecond-level planning latency and delivers 4.7$\times$--44.4$\times$ speedup over state-of-the-art motion-planning accelerators.

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PR本紙発行元 EmplifAI